基於 SOPC 技（jì）術和（hé）模糊控製理論的數控機床（chuáng）控（kòng）製係統的設計（jì）
2018-5-23 來源： 柳州鐵道職業技術學院（yuàn） 作者：覃莉莉
[摘要（yào）]本文提出了一種基於 SOPC 技術和模糊控製理論的數控（kòng）機床 XY 工作台控製係統解決方（fāng）案，通過Quartus II、Nioses II IDE 和 SOPC Builder 等整套開發工（gōng）具完成了 SOPC 係統的開發。
[關鍵（jiàn）詞]數控機床；控製係統；模糊控製理論（lùn）；SOPC；Nioses II
SOPC（System On a Programmable Chip），是在（zài）一塊矽片上利用可編程邏輯控製技術集成整個（gè）係統的（de）一項技術。SOPC 可以用來進行電（diàn）子信（xìn）息處理和嵌入式係統的設計。本文（wén）設計的數控機床控製係統（tǒng）中是基於（yú） FPGA嵌入 IP 軟核的（de）應用。
一、SOPC 係統的設計
SOPC（System On a Programmable Chip）利用一（yī）個芯片就可以完成全部的邏輯處理，其硬件采用 FPGA。這種微處理器係統（tǒng）采用嵌入式的結構設計。
建立在（zài） SOPC 技術基礎上的 Nioses II 處（chù）理器是一（yī）種 32 位的 RISC 處理（lǐ）器軟內核。可以完成 SOPC 係統開發的整套工具，目前市場上主要有 Nioses II IDE、SOPC Builder 以及
Quartus II等（děng）。典型的 Nioses II 的微（wēi）控製器包含（hán） Avalon 總線、I/O 控製器、微處理器內核、定時器、存儲器（qì）控製（zhì）單元和必要的（de）外圍控製部分。
圖 1 所示的 SOPC 係統架構是基於數控機床控製係統的要求而設計的.
二、定製 Nioses II 微控製器軟核
根據（jù）數控係統的控製要求，本文對 Nioses II 微控製器軟核進行了配置。這個配（pèi）置包括：中（zhōng）央處理器模塊、SDRAM控製模塊、UART 控製模塊、EPCS 控製模塊、反饋（kuì）模塊，頻率發生控製器（qì）、RAM 寫入模塊以及電機（jī）控（kòng）製模塊。其定製過程如（rú）下：
（1）構建係統軟核在 SOPC Builder 界麵中，根據 SOPC 係統架構構建係統軟（ruǎn）核，設（shè）定係統時鍾頻率為 50MHz。本係統對要求具備高（gāo）速（sù）的響應速度，因此在 NiosesⅡ CPU 的三種類型（xíng）中選擇快速型 NiosesⅡ/f 的軟核類型。JATG 調試模塊在係統運行的過程中將占用較多的（de）係統資源，為了確保係統調試能順（shùn）利地加入 JATG，減少係統所占（zhàn）用的軟硬件（jiàn）資（zī）源，需要在（zài）完成係統的調試之後，把 debugging level 設（shè）置為 No Debugger。
（2）建立 SDRAM 模（mó）塊SDRAM 諸如刷新 、初始化等邏輯控製由 SDRAM 控製器來實現。物理（lǐ）層麵上 FPGA 跟 SDRAM是連接在一起的，SDRAM 控製器的參數設定如下：行（háng）地（dì）址（
Row address）12 位，列地址（Column address ）8位，數據位寬（Data width）16 位。通過 SDRAM 控製器將 SDRAM 用作大（dà）容量存儲器。
（3）建立 EPCS 控製器：EPCS用於存儲 FPGA 配置（zhì）數據和（hé） Nioses II程序代碼。
（4）建立（lì） JTAG UART 控製器：JTAG UART 用於Nioses II 應用程序的調試。
（5）建立 UART 控製器：RS232的時序議利用異（yì）步收發器（UART）控製器來（lái）實現（xiàn）。其（qí）功能在於提供波特率，且波特率可（kě）以根（gēn）據（jù）需要進行調節。訪問 UART 模塊，在（zài） Nioses II
係統中，利用（yòng） Avalon 總線可以很容易（yì）實現，Avalon 總線允許（xǔ） Avalon 主外（wài）設（例如 Nioses II 處理（lǐ）器）通過簡單的讀和寫控（kòng）製寄存器以及數據寄存器與該 UART 核實現通信。
設置串口通信波特率為 19200，停止位 1 位，數據（jù）位8 位，沒有奇偶性的檢驗。
（6）建立（lì）係統 ID 外設：生成 Nioses II 係統時，會配置唯一的 ID 號，並存入 System ID 寄存器，用以（yǐ）鑒定 NiosesII 程序是否與係統匹配。如（rú）不匹（pǐ）配，程序將無法下載到
Nioses II 係統。
（7）添加 PIO 接（jiē）口，所添加的 PIO 接口主要包括：RAM寫（xiě）PIO、反（fǎn）饋 PIO、行程開關 PIO、加（jiā）入電機運行參數 PIO（輸出類型）、基準頻率控製 PIO、開（kāi）始控製（zhì） PIO。最後生成 Nioses II 係統（tǒng）。
三、係統核外（wài）邏輯的設計與構建（jiàn）
（1）鎖相環 PLL 模（mó）塊的建立（lì）鎖相環的功能在於解決係統各種設備間的時鍾同步問題。它可以實現延時的功能，調節時（shí）鍾（zhōng）信號。鎖相環的設（shè）計對於整個係統而言，意義重大。本設計中為 Nois II 軟核提供時鍾的是（shì） 20MHz 的有源晶振，這個晶（jīng）振外接在 FPGA 上。把有源晶振（zhèn）的倍頻設定在 100MHz（c0）。為 SDRAM 提（tí）供同（tóng）樣頻率時鍾的是圖 2 中（zhōng）所設計的 PLL 的 c1。其頻率的設定跟有源晶振（zhèn）的頻率一致，偏移量取-75deg。
（2）電機控製（zhì）模塊電機控（kòng）製模塊主要由 PWM 發生模塊、計數模塊和電機選擇（zé）模塊構成，如圖 3 為其結構框圖。
四、相關硬件電路設計
1.電源模塊電源模塊是保證嵌（qiàn）入式係統工作的前提條件之（zhī）一,在本係統中，電源模塊主要負責給 FPGA 以及後續的電路供電，使（shǐ）用 LM1085_3.3V 來實現從（cóng） 5V 轉到 3.3V，並且在輸入端（duān）和輸出端加濾波電容，保證供電穩定。圖 4 為電（diàn）源模塊電路圖。
2.速度檢測反饋電路
光電編碼盤（pán）角度檢測傳（chuán）感器是一種廣泛應用的（de）編碼式數字傳感器，它（tā）將測（cè）得（dé）的角（jiǎo）度（dù）位移轉換為脈衝形式的數字信號輸出。其電路原理（lǐ）圖見圖 5 所示。
3.電機驅動電路
驅動電路開關管選用絕緣柵型功率管（guǎn） IGBT。本係統 選 用 美 國 SGS 公 司 生 產 的 專 用 集 成 驅 動（dòng） 芯 片PBL3717。該芯片構建的電路，不同於傳統分離（lí）元（yuán）件組成的電路，避免了工作電路複雜、使（shǐ）用元件多、開啟和關斷時間（jiān）長等缺點。PBL3717 柵極驅動（dòng）器能夠在驅動一個高壓側（cè）的同（tóng）時，驅動一個低壓側的功率 MOSFET，能（néng）夠在一個高性（xìng）能的封裝裏實現大（dà）部分的功能（néng）。
在設計時，隻需要添加一路（lù）控製電源和少量分立元件即可。PBL3717 芯片即可采用（yòng）自（zì）舉自容實現 MOSFET 的驅動。其導通/關斷時間為120/94ns，驅（qū）動能（néng）力為 I0+/-=3A/3A，偏值電壓可達500V，開（kāi）關頻率（lǜ）可（kě）以從數十赫茲達數百千赫茲，同時PBL3717還具有欠壓（yā）告警、欠壓封鎖（suǒ）、過流保（bǎo）護之（zhī）功能等（děng）比（bǐ）較（jiào）完善的保護功能。所（suǒ）以驅動電（diàn）路選用 2 片 PBL3717 驅動兩個 H 橋。
4.係（xì）統複位電路
根據數控係統的控製需求，本設計需要把處理器嵌入到 FPGA 內部（bù）。而 FPGA 在每次配置的加載都會被複位，這樣的複位自（zì）動進行。基於（yú）這樣的情況，需（xū）要設計一個係統的複位電路，把 FPGA 內部的狀態初（chū）始化。
在本設計中，人為地幹（gàn）預（yù）係統的運行，必要時，重新輸入參數是必需的要求。為實現這樣的要求，必須設計一個複（fù）位電路，這個複位電路可以通過手（shǒu）動的方式實現控製。按（àn）照低電平有效抗幹擾能力更強的原則，如圖 6 所（suǒ）本文設計了一個常態為（wéi）高電平（3.3V），通過按鍵來拉低信號複位電路.
五、自整定模糊 PID 控（kòng）製（zhì）器設計
輸入誤（wù）差 e 以及誤（wù）差的變化（huà） ec，來構建自整定模糊PID 控製器。通過算法，設計模糊控製的規則，修改 PID參數，原理如圖（tú） 7 所示.
從（cóng）係統響應速度、穩定與（yǔ）否、穩定精度如何以及超調（diào）量等方麵來（lái）考慮，Kp′，Ki′，Kd′的作用為：
（1）響應速度慢，調節精度低，係統穩（wěn）態、動態特性差。通常的原（yuán）因是 Kp值取得過小。增大 Kp的取值可以解決上述問題。
（2）Ki能夠消除係統（tǒng）穩態誤差。Ki越大，則係統靜態誤差越快消除（chú）。這個參數取得過大，容易（yì）產生響應初期積分飽和的現象，從而造成響應過（guò）程的較大超調；但取得過小，係統靜態誤差難以（yǐ）消除，對係（xì）統調（diào）節精度產生（shēng）不利的影（yǐng）響。
（3）要想獲得良好的係（xì）統動態特性，可以取較大的Kd值。但是 Kd過大，會造成調節時間的延長。發生響應過程的提前製動，對於係統額抗幹擾性能也會造成不利的影響。
這個參數的作用在（zài）於使（shǐ）係統得到較好的動態特性（xìng），對響應中偏差變化的任意性進行（háng）抑製，還可以對偏差變化的方向進行預報。綜合對係統（tǒng）輸出產生影響的三大參數參數 Kp、Ki和 Kd，不難歸納出，在不同（tóng）的 e 和 ec 下，受控參（cān）數 Kp、Ki 和 Kd 的自整（zhěng）定要（yào）求，得出模糊控製規則的語言描述:
PID 控製器參數 Kp，Ki，Kd 的（de）整定（dìng）要求因偏差 e 和偏差變化率（lǜ） ec 的不同而異，分述如下：
（1）當 e 較大時（shí），取較大的 Kp，可以提高係統相應速度；需要注意的（de）是，微分飽和的最直接原因是開偏差 e 在開始的瞬間（jiān）變大（dà）。微分飽和所帶來的影響會造（zào）成控製作用超出許可的範圍。此（cǐ）時，可以（yǐ）選選取較小的 Kd。積分飽和是控製係統所不希望出（chū）現的結果，為了避免這種情況的產生，可以取 Ki=0 限製積（jī）分的作用。
（2）e 處於中（zhōng）等大小時，Kp 取得小些，容（róng）易獲得係（xì）統響應較小的超調性。這個時候，應（yīng）該取適（shì）當的 Ki 值。此（cǐ）時，對係統影響較大的是 Kd 的（de）取值，為保證係統的響應速度，這個參數取值要適中。
（3）偏差（chà） e 接近設定值，數值較（jiào）小時，為（wéi）了獲得係統良好的穩定特（tè）性，需要增加 Kp 和 Ki 的取值（zhí）。震蕩的產生容易出（chū）現在在係統設定值（zhí）附近。為了減少這個問題帶來的不利影響，需要增強係統的抗幹擾性能。當 ec 較大時，Kd 應取小些；當 ec 較小時，Kd 可取值大些。
圖 8 為隸屬度函數曲線（xiàn）。
圖 9 所示為使用 Matlab 進行仿真所得到的（de）自整定模（mó）糊 PID 控製係統響應曲線。仿真的結果（guǒ）表明，采用自整定模糊 PID 控製，係（xì）統的穩態（tài）性能（néng）好，調節精度提高（gāo），響應速度快，且沒有超振蕩和超調。
現代社會經（jīng）濟（jì）和技術發展迅速，各種裝備都（dōu）在不斷進行升級，因而對於設備的要求也在不斷（duàn）提高，研究數（shù）控機床的相關控製技術有著非常（cháng）重要的意義。基於SOPC 技術和模糊控製理論（lùn）的數控機（jī）床控製係統，開發周期短，成本低廉，是一個值得深入探討的研究（jiū）方向。
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