基於 SOPC 技術和（hé）模糊控（kòng）製理論的（de）數控機床控製係（xì）統的（de）設計
2018-5-23 來源： 柳州鐵（tiě）道職業技術學院 作者：覃莉莉
[摘要]本文提出了一種基於 SOPC 技術和模糊控製理論的數控機（jī）床 XY 工作（zuò）台控製係統解決方案，通過Quartus II、Nioses II IDE 和 SOPC Builder 等整（zhěng）套開發工（gōng）具完成（chéng）了 SOPC 係統的開發。
[關鍵詞]數控機床（chuáng）；控製係統；模糊控製理論；SOPC；Nioses II
SOPC（System On a Programmable Chip），是在一塊矽片上利用可編程邏輯控（kòng）製技（jì）術集成整個係統的一項技術。SOPC 可以用來進行電子信息處理和嵌（qiàn）入式係統的設計。本文設計（jì）的數控機床控製係統中是（shì）基於 FPGA嵌入 IP 軟核的應（yīng）用。
一、SOPC 係統的設計（jì）
SOPC（System On a Programmable Chip）利用一個芯片就可以完成（chéng）全部的邏輯處理，其硬件采用 FPGA。這種微處理器係統采用嵌入式的結構（gòu）設計。
建立（lì）在（zài） SOPC 技術基礎上的 Nioses II 處理器是一種 32 位的 RISC 處理器軟內核。可（kě）以完成 SOPC 係統開發的整套工具，目前市場上主（zhǔ）要有 Nioses II IDE、SOPC Builder 以及
Quartus II等。典型的 Nioses II 的微控製（zhì）器包（bāo）含 Avalon 總線、I/O 控製器、微處理器內核、定時器、存儲器控製單元（yuán）和必要（yào）的外圍控製部分。
圖 1 所（suǒ）示的 SOPC 係統架構是基於數控機床控製係（xì）統的要（yào）求而設計的.
二、定製 Nioses II 微控製器（qì）軟核
根據數控係統的控製要（yào）求，本文對 Nioses II 微控（kòng）製器軟核進行了配（pèi）置。這個配置包括：中央（yāng）處理器模塊、SDRAM控製模塊、UART 控製模塊、EPCS 控製模塊、反饋模（mó）塊，頻率發生控製器、RAM 寫（xiě）入模塊以（yǐ）及電機控製模塊。其定製過程如下：
（1）構建係統（tǒng）軟（ruǎn）核在 SOPC Builder 界（jiè）麵中，根據 SOPC 係（xì）統架構構建係統軟核（hé），設定係統時鍾頻率為 50MHz。本係統對要求具備高速的響應速度，因此在（zài） NiosesⅡ CPU 的三種類型中選擇快速型 NiosesⅡ/f 的軟核類型。JATG 調試模塊在係統運行的過程中將占用較多的係統資源，為了（le）確保係統調試能順利地（dì）加入 JATG，減少（shǎo）係統所占（zhàn）用的軟硬件資源，需要在完成係統的調試之後，把 debugging level 設置為 No Debugger。
（2）建立 SDRAM 模塊SDRAM 諸如刷新 、初始化（huà）等邏輯控製由 SDRAM 控（kòng）製器來實現。物理層麵（miàn）上 FPGA 跟 SDRAM是連接在一起的，SDRAM 控製（zhì）器的參數設定如下：行地址（zhǐ）（
Row address）12 位，列地址（Column address ）8位，數據位（wèi）寬（Data width）16 位。通過 SDRAM 控製器（qì）將 SDRAM 用作大容量存儲器。
（3）建立 EPCS 控製器：EPCS用於（yú）存儲 FPGA 配置數據和 Nioses II程序代碼。
（4）建立（lì） JTAG UART 控製器：JTAG UART 用於Nioses II 應用程序（xù）的調試。
（5）建立 UART 控製器：RS232的時（shí）序議利用異步收發器（UART）控製器來實現。其功能在於提供波特（tè）率，且波特（tè）率可以根據需要進行（háng）調節。訪問 UART 模塊（kuài），在 Nioses II
係統中，利用（yòng） Avalon 總線可以很容易實現，Avalon 總線允許 Avalon 主外設（例如 Nioses II 處理器）通過簡單（dān）的讀和寫控製寄存器（qì）以及數據寄存器與該 UART 核實現通信。
設置串口通信波（bō）特率為 19200，停止位 1 位，數據（jù）位8 位，沒有奇偶性的檢驗。
（6）建立（lì）係統 ID 外設（shè）：生成 Nioses II 係統時，會（huì）配置（zhì）唯一的 ID 號，並存入 System ID 寄存器，用以鑒定（dìng） NiosesII 程序是否與係統匹配。如不匹配，程（chéng）序將無法下載到
Nioses II 係統。
（7）添加 PIO 接口，所（suǒ）添加的 PIO 接口主要包括：RAM寫PIO、反饋（kuì） PIO、行程（chéng）開關 PIO、加入電機運行參數 PIO（輸出類型）、基準頻率控製 PIO、開始控製 PIO。最（zuì）後生（shēng）成 Nioses II 係統。
三、係統核外邏（luó）輯的設計與構建（jiàn）
（1）鎖相環 PLL 模塊的建立鎖相環（huán）的功能在於解決係統（tǒng）各種設（shè）備間的時鍾同步問題。它可以實現延時的功能，調（diào）節時鍾信號。鎖相環的設計對於整個係統而言（yán），意義重大。本設計中為 Nois II 軟核提供（gòng）時鍾的是 20MHz 的有源晶振（zhèn），這個（gè）晶振（zhèn）外接在 FPGA 上。把有源晶（jīng）振的倍頻設定在 100MHz（c0）。為 SDRAM 提供同樣頻率時鍾的是圖 2 中所設計（jì）的 PLL 的 c1。其頻率的設（shè）定跟有（yǒu）源（yuán）晶振（zhèn）的頻率一致，偏移量取-75deg。
（2）電機控製模塊（kuài）電機控製模塊主要由 PWM 發生模塊、計數模塊和電機選（xuǎn）擇模塊構成（chéng），如圖 3 為其結構（gòu）框圖。
四、相關硬件電路設計（jì）
1.電源模塊電源模塊是保證嵌（qiàn）入式係統工作的前提條件之一,在本係統中，電源模塊主要負責給 FPGA 以及後續的電路供電，使用 LM1085_3.3V 來實現從 5V 轉到 3.3V，並且在輸入（rù）端和輸出端加濾（lǜ）波電容，保證供電穩定。圖 4 為電源模塊電路圖。
2.速度檢測反饋電路
光電編碼盤角度檢（jiǎn）測傳感器是一種（zhǒng）廣泛應用（yòng）的編碼式數字傳感器，它將測得的角度位移轉換（huàn）為脈衝形式的數字信號（hào）輸出。其（qí）電路原理圖見圖 5 所示。
3.電機驅（qū）動電路
驅動電路開關管選用絕緣（yuán）柵型功率管 IGBT。本係統 選 用 美 國 SGS 公 司 生 產 的 專 用 集 成 驅（qū） 動 芯 片PBL3717。該（gāi）芯片構（gòu）建（jiàn）的電路（lù），不同於傳統分離元件組成（chéng）的電路，避免了工（gōng）作電路複雜、使用元件多、開啟和關斷時（shí）間長等缺點。PBL3717 柵極（jí）驅動器能夠在驅動一個高壓側的同時（shí），驅動一個（gè）低壓側的功率 MOSFET，能夠（gòu）在一個高性能的封裝裏實現大部分的功能。
在設計（jì）時，隻需要添加一路控製電源和少量（liàng）分立元件即可。PBL3717 芯片即可采（cǎi）用自舉自容實現 MOSFET 的驅動。其導通/關斷（duàn）時間為120/94ns，驅動能力（lì）為（wéi） I0+/-=3A/3A，偏值電壓（yā）可達500V，開關頻率可以從數十（shí）赫茲達數百千赫茲，同時PBL3717還具（jù）有欠壓告警、欠壓封鎖、過流保護之功能等比（bǐ）較完善的（de）保護功能。所以驅動電路選用 2 片 PBL3717 驅動兩個 H 橋。
4.係統複位電路
根（gēn）據數控係統的控製需求，本設（shè）計需要（yào）把處理器嵌（qiàn）入到 FPGA 內部。而 FPGA 在每次配置的加載都會（huì）被複位，這樣的（de）複（fù）位自動進行。基於這樣的情況，需要（yào）設計一個係統的複位電（diàn）路，把 FPGA 內部的狀態初始化。
在本設計中，人為地幹預係統（tǒng）的運行，必要時，重新輸（shū）入參數是必需的要求。為實現這樣的要求，必須設計一個複位電路，這個複（fù）位電路可以通過手動的方式實現控製（zhì）。按照低電平有效抗幹擾能（néng）力（lì）更強的原則，如圖 6 所本文設計了一個常態為高電（diàn）平（3.3V），通過按鍵來拉低信號複位電路.
五、自整定模糊 PID 控製器設計
輸入誤（wù）差 e 以及誤差的變化 ec，來構建自整定模糊（hú）PID 控製器。通過算法，設計模（mó）糊控（kòng）製的規則，修改 PID參數，原理如圖 7 所示.
從係統響應速度、穩定（dìng）與否、穩定精（jīng）度（dù）如何以及超調（diào）量等方麵來考慮，Kp′，Ki′，Kd′的作（zuò）用為（wéi）：
（1）響應速度（dù）慢，調節精度低，係（xì）統穩態（tài）、動態特性差。通常的原因是 Kp值取得過小。增大 Kp的取（qǔ）值可以解決上述問題。
（2）Ki能夠消除（chú）係統穩態（tài）誤差。Ki越大，則係統靜態誤差越快消除。這個參數取得過大，容易產生響應初期積分（fèn）飽和的現象，從而造成響應過程的較（jiào）大超調（diào）；但取得過小，係統靜態誤差難以消除，對係統調節精度產（chǎn）生不利的影響。
（3）要想獲得良好的係統動態（tài）特性，可以取較大的Kd值。但是 Kd過大（dà），會造成調節時間的延長。發生響應過程的提前製動，對於係統額抗幹擾性能也會造成（chéng）不利的影響。
這個參數的作用在於使（shǐ）係統得到較好的動態特性，對（duì）響應中偏（piān）差變化的任意性進（jìn）行抑製，還可（kě）以對偏差變化的方向（xiàng）進行預（yù）報。綜合對係統（tǒng）輸出（chū）產生影響的三大參數參數 Kp、Ki和 Kd，不難歸納出，在不同（tóng）的 e 和 ec 下，受控參數 Kp、Ki 和 Kd 的自整定（dìng）要求，得出模糊控製（zhì）規則的（de）語言描述:
PID 控製器參數 Kp，Ki，Kd 的（de）整定要求因偏差 e 和偏差變化率 ec 的不（bú）同而異，分述如下（xià）：
（1）當 e 較大時，取較大（dà）的 Kp，可以提高係統相應速度；需要注意的是，微分飽和的最直接原因是開偏差 e 在開始的瞬間變大。微分飽和所帶來的影響會造成控（kòng）製作用超出許可的範（fàn）圍。此（cǐ）時，可以選（xuǎn）選取（qǔ）較小的 Kd。積分飽和是控製（zhì）係統所不（bú）希望出現的結果，為了避免（miǎn）這種情況的產生，可以取 Ki=0 限製積分（fèn）的作用（yòng）。
（2）e 處於中等大小時，Kp 取得小（xiǎo）些，容易獲得係統響應較小的（de）超調性（xìng）。這個時候，應該取適當的 Ki 值。此時，對係統影響較大的是 Kd 的取值，為保證係統的響應速度，這個參數取值要適中（zhōng）。
（3）偏差 e 接（jiē）近設定（dìng）值，數值較小時，為了獲得係統良好的穩定特性，需要增加（jiā） Kp 和 Ki 的取值（zhí）。震蕩的產生容易（yì）出現在在係（xì）統設定值附近。為了減少這個問題帶（dài）來的不利影響，需要增強係（xì）統的（de）抗幹（gàn）擾（rǎo）性能。當 ec 較大（dà）時，Kd 應取小些；當 ec 較小時，Kd 可（kě）取值大些。
圖（tú） 8 為隸屬度函數（shù）曲線（xiàn）。
圖 9 所示為（wéi）使用 Matlab 進行仿真所得（dé）到的自整定模糊 PID 控製係統響應曲線。仿真的結果表明，采用自整定模糊 PID 控製，係統的穩態性能好（hǎo），調節（jiē）精度提高，響應速度快，且沒有超振蕩和超調。
現代社（shè）會經濟和技術發展迅速，各種裝備都在不斷進行升級，因而對於設（shè）備（bèi）的要（yào）求也在（zài）不斷提高，研究數控機床的相關控製（zhì）技術有（yǒu）著非（fēi）常重要的（de）意義。基（jī）於SOPC 技術和（hé）模糊控製理論的數控機床控製係（xì）統，開（kāi）發周期短，成本低廉，是一個值得深入（rù）探討的（de）研究方向。
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